О. В. Мамутова

Цена: 50 руб.

При разработке надежных систем на кристалле для подтверждения работоспособности в условиях одиночных сбоев используют методы эмуляции внесения неисправностей типа «сбой» с использованием
ПЛИС. Большинство таких методов направлено на анализ сбоев в отдельных триггерах, и только некоторые позволяют вносить сбои в блоки встроенной памяти. В статье представлен новый подход к эмуляции внесения сбоев в блоки памяти, снижающий аппаратные расходы и время проведения экспериментов. Предлагается использовать собственный процессор тестируемой системы в роли устройства, управляющего процессом внесения сбоев. Это значительно сокращает
затраты площади кристалла и обеспечивает небольшое время внесения одного сбоя. В статье описаны предлагаемые средства внесения сбоев, а также экспериментальные результаты на примере процессора OpenRISC1200.
Ключевые слова: внесение неисправностей, встроенная память, одиночный сбой
ПЛИС, подтверждение надежности, эмуляция неисправностей
Список литературы:
1. Ali M. “Emulated fault injection for built-in self-test of fi eld programmable gate arrays
using boundary scan,” Master’s thesis, Auburn University Honors College, 2007.
2. Antoni L., Leveugle R., Feher B. “Using run-time reconfiguration for fault injection
applications,” IEEE Transactions on Instrumentation and Measurement, vol. 52, 2003,
pp. 1468–1473.
3. Arlat J., Costes A., Crouzet Y., Laprie J. C., Powell D. “Fault injection and dependability evaluation of fault-tolerant systems,” IEEE Transactions on Computers, 42(8), 1993, pp. 913–923
4. Benso A., DiCarlo S. “The art of fault injection,” Journal of Control Engineering and
Applied Informatics, 13(4), 2011, pp. 9–18.
5. Benso A., Prinetto P. (editors), “Fault Injection Techniques and Tools for Embedded Systems Reliability Evaluation,” vol. 23 of Frontiers in Electronic Testing. Springer, 2003.
6. Civera P., Macchiarulo , M. Rebaudengo L., Reorda M. S. Violante M. “Exploiting circuit
emulation for fast hardness evaluation,” IEEE Transactions on Nuclear Science, 48(6), 2001, pp. 2210–2216.
7. Dutton B. F., Ali M., Stroud C. E., Sunwoo J. “Embedded processor based fault injection and SEU emulation for FPGAs,” ESA, 2009, pp. 183–189.
8. Faubladier F., Rambaud D. “Safety implications of the use of system-on-chip (SoC)
on commercial of-the shelf (COTS) devices in airborne critical applications,” EASA.2008/1, Technical report, 2008.
9. Garcia-Valderas M., Portela-Garcia M., Lopez-Ongil C., Entrena L. “In-depth analysis
of digital circuits against soft errors for selective hardening,” 15th IEEE International On-Line Testing Symposium, 2009, pp. 144–149.
10. LaForest C. E., Stefan J. G. “Effcient multi-ported memories for FPGAs,” Proceedings of the 18th annual ACM/SIGDA international symposium on Field programmable gate arrays, 2010, pp. 41–50.
11. Nicolaidis M., Velazco R. “Architecture for robust and complex integrated systems,”
TIMA Technical report, 2012.
12. Portela-Garcia M., Garcia Valderas M., Lopez-Ongil C., Entrena L. “A new approach to accelerate SEU sensitivity evaluation in circuits with embedded memories,” Proc. SPIE 7363, VLSI Circuits and Systems IV, 2009.